5月26日消息，华为日前正式提出半导体领域全新演进理念韬（τ）定律，以“时间缩微”替代“几何缩微”，不再单纯依赖晶体管尺寸不断缩小，而是通过逻辑折叠等技术，压缩信号传播时延，提升系统整体效率。
预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平，不过华为董事、半导体业务部总裁何庭波在论文中也坦言，目前仍有几个实质性问题，需要全产业链合作解决：
工具链与设计方法论。现有电子设计自动化（EDA）工具适配传统平面芯片设计，全尺寸逻辑折叠技术需要全新工具链。不过华为已经开发了初步的内部工具，产生了有用的结果，方法细节将在未来几个月内公布。
至于方法论，论文称：“τ-原生工具链-开放的、多物理的和3D原生的-是下一个十年最重要的单一促成投资”。
晶圆间工艺变异。LogicFolding键合的晶圆可能来自不同批次甚至不同节点，晶圆间在阈值电压、驱动电流和互连RC上的变异远大于晶圆内变异，对时钟分配和保持时间余量影响最大。
垂直互连开销。每个混合键合和TSV都带来有限的电阻和电容惩罚，TSV的禁入区会挤占标准单元。必须通过不等式逐层证明合理性：τ收益（有效硅面积+线长缩减）必须大于τ惩罚（垂直互连RC）。
能量。τ是时间定律，不是焦耳定律。一个跑得快十倍但功耗高十倍的超级节点超过了电网容量。τ缩放需要一个能量伴侣：内存语义架构、近/共封装光学器件、背面功率传输、内存中/近内存计算、数据中心规模的DVFS。
基准测试。行业当前的性能基准测试Linpack、MLPerf、SPEC，是为每个工作负载使用单个标量就足够的时代设计的。一个τ缩放的行业需要τ概貌基准测试——向量形式，能揭示系统每一层的主导τ以及该层剩余的余量。占主导地位的τ层，根据定义，就是下一个投资目标。
在论文最后，何庭波表示，未来十年的工作范围已经划定。许多开放问题依然存在，没有任何单一组织能够独自解决，“工具链、标准、基准、器件物理和经济模型都需要来自任何单一公司之外的力量做出贡献。因此，本文既是一份来自实践领域的报告，也是一份邀请。”
